Навігація
Головна
 
Головна arrow Інформатика arrow Архітектура ЕОМ і систем
< Попередня   ЗМІСТ   Наступна >

МАГІСТРАЛІ МІКРОПРОЦЕСОРНИХ СИСТЕМ

Обмін інформацією ЦП з пам'яттю і підсистемою ВВ відбувається по внутрісистемної магістралі, що представляє собою єдиний набір шин системи. Найбільш часто використовується трехшінная магістраль, що складається з (див. Рис. 6.2, а):

  • • шини даних ШД, призначеної для обміну даними;
  • • шини адреси ША, по якій передаються адреси осередків пам'яті або портів при зверненнях;
  • • шини управління ШУ, що служить для управління роботою системи.

Магістралі: (а) трехшінная і (б) двохшинної

Мал. 6.2. Магістралі: (а) трехшінная і (б) двохшинної

Деякі мікропроцесори (наприклад, мікроконтролери MCS-51) мають поєднану шину адреси / даних (ША / Д). Мікросистема з двохшинної магістраллю приведена на рис. 6.2,6. В цьому випадку для поділу функцій суміщеної шини ША / Д використовується строб читання адреси (ЧПА). При ЧПА = 1 шина ША / Д виконує функцію передачі адреси, при ЧПА = 0 - функцію передачі даних. Фіксація адреси зазвичай здійснюється по зрізу стрибає (переходу ЧПА з 1 в 0) в спеціальному адресному регістрі RG (рис. 6.3 , а, б).

Схема (а) і часові діаграми (б), що ілюструють принцип звернення до пам'яті за двохшинної магістралі

Мал. 6.3. Схема (а) і часові діаграми (б), що ілюструють принцип звернення до пам'яті за двохшинної магістралі

ОРГАНІЗАЦІЯ ПРОСТОРІВ ПАМ'ЯТІ І ВВЕДЕННЯ-ВИВЕДЕННЯ

З точки зору програміста пам'ять можна уявити як упорядкований набір 8-розрядних осередків (рис. 6.4, а). Кожному осередку пам'яті (байту) відповідає число (номер), зване адресою осередки. Послідовність адрес становить цілочисельний ряд від 0 до 2W-1, де т - розрядність адресного коду, обумовлена числом ліній адресної шини. Сукупність усіх адрес утворює адресний простір пам'яті. Такий простір і його адреса називають лінійними. У розглянутих вище 8-розрядних процесорах лінійний адресу еквівалентний фізичній адресою, який виставляється на адресну шину для звернення до фізичної пам'яті ємністю 216 = 64 Кбайт.

Організація простору пам'яті (а) і доступу до байту (б), слова (в) і подвійному слову (г)

Мал. 6.4. Організація простору пам'яті (а) і доступу до байту ( б ), слова (в) і подвійному слову (г)

Лінійне адресний простір забезпечує доступ до будь-якого байту пам'яті (рис. 6.4,6). Слова (2 байта) і подвійні слова (4 байти) в лінійної пам'яті займають сусідні байти. Порядок розташування байтів всередині слова: спочатку слід молодший (L-байт), потім - старший (Н-байт) байт слова (рис. 6.4, в, г). Адреса L-байта служить адресою всього слова і може бути як парних, так і непарних (визначається шляхом вибору початкової адреси Ан).

В адресному просторі пам'яті можна виділити три складових:

  • • CSEG (Code Segment) - простір пам'яті команд (коду, програм);
  • • DSEG (Data Segment) - простір пам'яті даних;
  • • RSEG (Register Segment) - простір пам'яті програмно-доступних регістрів.

На організацію пам'яті команд і даних впливає архітектура МС. Як зазначалося раніше, в системах з Гарвардської архітектурою простору пам'яті команд і даних розділені. Системи з Прінстонської архітектурою мають загальну пам'ять і єдиний адресний простір для команд і даних. Відзначимо, що при сегментної організації пам'яті реалізується окремий доступ до сегментів команд і сегментам даних, однак самі сегменти можуть розташовуватися по будь-яким адресами.

Простір RSEG здатне повністю ізолюватися від простору даних DSEG або частково перетинатися з ним. Поєднане простір RSEG мають системи, в яких підтримується швидкий доступ до всієї або хоча б деякої частини пам'яті даних DSEG. У таких системах окремі регістри процесора розглядаються як звичайні комірки пам'яті даних.

Підсистему введення-виведення (ВВ) можна представити у вигляді простору IOSEG (Input / Out Segment - IOSEG) і правил доступу до нього. Можливо два види просторів IOSEG:

  • ізольований простір IOSEG представляється набором з п осередків (портів) з довільним доступом до кожної з них. Для більшості МС розрядність портів становить 8 або 16 біт. Подібно до простору пам'яті простір ВВ лінійно впорядковано. Кожен елемент простору IOSEG має свою адресу. Діапазон адрес залежить від числа т адресних розрядів і має межі 0 і 2 т -1. Для багатьох процесорів передбачені команди звернення до портів, наприклад введення IN і виведення OUT;
  • поєднане простір IOSEG. Для нього в просторі пам'яті даних DSEG виділяються області для адресації портів. Як буде показано нижче, в цьому випадку використовується така ж організація доступу до портів, як і до осередків пам'яті.
 
Якщо Ви помітили помилку в тексті позначте слово та натисніть Shift + Enter
< Попередня   ЗМІСТ   Наступна >
 
Дисципліни
Агропромисловість
Аудит та Бухоблік
Банківська справа
БЖД
Географія
Документознавство
Екологія
Економіка
Етика та Естетика
Журналістика
Інвестування
Інформатика
Історія
Культурологія
Література
Логіка
Логістика
Маркетинг
Медицина
Нерухомість
Менеджмент
Педагогіка
Політологія
Політекономія
Право
Природознавство
Психологія
Релігієзнавство
Риторика
Соціологія
Статистика
Техніка
Страхова справа
Товарознавство
Туризм
Філософія
Фінанси
Пошук