Навігація
Головна
 
Головна arrow Інформатика arrow Архітектура ЕОМ і систем
< Попередня   ЗМІСТ   Наступна >

ПОСЛІДОВНИЙ ОБМІН ДАНИМИ

Синхронний обмін

При синхронному способі передачі кожен рухаючись біт даних супроводжується тактовим імпульсом, під дією якого здійснюється синхронний зрушення надійшов в зсувний регістр приймача біта. Передача починається з пересилання в приймач одного або двох символів синхронізації у вигляді операндів. Ці символи інформують приймач про початок передачі. Після цього в приймач пересилається призначений для передачі масив слів.

Висновок даних. Схема найпростішого пристрою виведення (УВив), або контролера, що забезпечує синхронну передачу даних у зовнішній пристрій, наведена на рис. 6.17, а. До його складу входять:

  • • 8-розрядні буферний регістр даних РД і зсувний регістр ;
  • тригер стану Т, що фіксує значення прапора виведення ФВив: при ФВив = I мікропроцесора дозволяється висновок байта даних в РД;
  • буфер стану БС, призначений для опитування ФВив ;
  • дешифратор адреси Дш і логічні елементи ІЛ І-НЕ, що забезпечують доступ до триггеру стану Т при опитуванні контролера і до буферного регістру РД при записі байта даних;
  • • 3-розрядний лічильник і елемент І, призначені для формування синхроімпульсів СІ.

Пристрій синхронного виведення (а) і часові діаграми (б), що пояснюють його роботу

Мал. 6.17. Пристрій синхронного виведення (а) і часові діаграми (б), що пояснюють його роботу

Призначення сигналів, використовуваних при виведенні даних, наведено в табл. 6.6.

Таблиця 6.6

позначення

Назва та призначення

ТИ

Тактові імпульси. Зрушують біти в зрушуючим регістрі в напрямку лінії передачі; передаються в ВУ для синхронізації прийому

СІ

Синхроімпульсів. Формуються на виході 3-розрядного лічильника після передачі в лінію восьмого біта даних і служать для установки прапора виведення (ФВив) і завантаження регістра, що зрушує новим байтом

ФВив

Прапор виведення. При ФВив = 1 процесору дозволяється виводити дані в контролер, або УВив

ГТС

Читання стану. При ГТС = 1 в процесор зчитується значення прапора виведення (ФВив)

ЗПД

Запис даних. При ЗПД = 1 з процесора виводяться дані в УВив і записуються в регістр даних (РД)

Для розгляду роботи контролера при передачі даних в ВУ скористаємося тимчасовими діаграмами, наведеними на рис. 6.17, б. Тактові імпульси ТИ , вступаючи одночасно на зсувний регістр, лічильник і на вихід контролера для синхронізації приймача, виконують такі функції:

  • • здійснюють (по зрізу ТИ) послідовну передачу біт (починаючи з молодшого) поточного слова з регістра, що зрушує в лінію;
  • • формують синхроимпульс СІ тривалістю, що дорівнює періоду тактових імпульсів ТІ. Імпульс формується після кожного біта D 7 з допомогою лічильника, коли він знаходиться в стані 111, і елемента І;
  • • синхронізують зсувний регістр приймача ВУ, заповнюючи його прийнятими битами даних.

Поява синхроимпульса СІ свідчить про те, що байт даних переданий в лінію. Тому по фронту СІ відбувається завантаження регістра, що зрушує контролера наступним байтом даних з буферного регістра РД, а по зрізу - установка прапора ФВив на виході тригера стану Т, т. Е. ФВив встановлюється після того, як в лінію відправлений біт D 0 надійшов (чергового) байта. Прапор ФВив інформує процесор про можливість завантаження РД новими даними. За решту сім тактів ТИ процесор повинен записати в РД новий байт, інакше у зовнішній пристрій надійдуть старі дані. Для цього процесор періодично виставляє на ША адресу буфера стану БС і посилає сигнал читання Чт = 0. За допомогою сигналу читання стану ГТС відкривається буфер стану БС і прапор ФВив по ШД надходить в процесор. Якщо ФВив = 1, то мікропроцесор виставляє адресу буферного РД і сигнал запису Зп = 0, а на ШД - новий байт даних. У контролері формується сигнал записи даних ЗПД = 1 і надійшли дані заносяться в РД, а прапор ФВив скидається. Следующая РД буде дозволена тільки після того, як всі біти поточного байта надійдуть в лінію.

Ввід данних. Схема найпростішого пристрою введення (УВВ), або контролера, що забезпечує синхронну передачу даних з зовнішнього пристрою в процесор, наведена на рис. 6.18, а. До його складу входять:

  • • 8-розрядні буферний регістр даних (РД) і зсувний регістр (СД);
  • тригер стану Т, що фіксує значення прапора виведення ( Фвв ): при Фвв = 1 мікропроцесора дано дозвіл на введення байта даних з РД контролера;
  • буфер стану БС, призначений для опитування Фвв:
  • дешифратор адреси Дш і логічні елементи АБО-НЕ, що забезпечують доступ до триггеру стану Т при опитуванні і до буферного регістру РД при записі байта даних;
  • • 3-розрядний лічильник і елемент І, призначені для формування синхроімпульсів СІ.

Призначення сигналів, використовуваних при введенні даних, наведено в табл. 6.7.

Таблиця 6.7

позначення

Назва та призначення

ТИ

Тактові імпульси. Зрушують в зрушуючим регістрі біти, що поступають з лінії передачі

СІ

Синхроімпульсів. Формуються на виході 3-розрядного лічильника після заповнення регістра, що зрушує (СР); служать для установки прапора введення Фвв = 1 і завантаження РД прийнятим байтом даних з СР

Фвв

Прапор введення. При Фвв = 1 дозволяється вводити дані в процесор з контролера (УВВ)

ГТС

Читання стану. При ГТС = 1 процесор зчитує значення прапора введення (Фвв)

ЧТД

Читання даних. Зчитуються дані з УВВ в процесор (відкривається БС)

Для розгляду роботи контролера при передачі даних з ВУ в процесор скористаємося тимчасовими діаграмами, наведеними на рис. 6.18,5.

Тактові імпульси ТИ , вступаючи з ВУ одночасно на зсувний регістр і 3-розрядний лічильник, виконують такі функції:

  • • здійснюють (по зрізу ТИ) послідовну завантаження регістра, що зрушує контролера битами (починаючи з молодшого) поточного слова;
  • • формують синхроимпульс СІ тривалістю, що дорівнює періоду тактових імпульсів ТІ. Сінхроімпульс формується після кожного біта Dj за допомогою лічильника, коли він знаходиться в стані 111, і елемента І.

Поява СІ свідчить про те, що байт даних прийнятий з лінії. Тому по фронту СІ прийнятий байт даних з регістра, що зрушує переписується в регістр РД, а по зрізу СІ встановлюється прапор Фвв на виході тригера стану Т, тобто Фвв встановлюється після того, як прийнятий байт занесений в РД. Прапор Фвв = 1 інформує процесор про можливість введення даних. За решту сім тактів ТИ мікропроцесор повинен вважати з РД прийнятий байт, інакше

Пристрій синхронного введення (а) і часові діаграми (б), що пояснюють його роботу

Мал. 6.18. Пристрій синхронного введення (а) і часові діаграми ( б), що пояснюють його роботу

він буде втрачений, так як в РД надійдуть нові дані з ВУ. Для цього процесор періодично виставляє на ША адресу буфера стану БС і посилає сигнал читання Чт = 0. За допомогою сигналу читання стану Чт З відкривається буфер стану, і прапор Фвв по ШД надходить в процесор. Якщо Фвв = 1, то процесор виставляє адресу регістра даних РД і сигнал запису Чт = 0. У контролері формується сигнал читання даних ЧТД = 1 і надійшли дані через буфер БД виводяться з РД в процесор, а прапор Фвв скидається. Наступний висновок з РД буде дозволений тільки після того, як в зсувний регістр надійде новий байт з лінії.

 
Якщо Ви помітили помилку в тексті позначте слово та натисніть Shift + Enter
< Попередня   ЗМІСТ   Наступна >
 
Дисципліни
Агропромисловість
Аудит та Бухоблік
Банківська справа
БЖД
Географія
Документознавство
Екологія
Економіка
Етика та Естетика
Журналістика
Інвестування
Інформатика
Історія
Культурологія
Література
Логіка
Логістика
Маркетинг
Медицина
Нерухомість
Менеджмент
Педагогіка
Політологія
Політекономія
Право
Природознавство
Психологія
Релігієзнавство
Риторика
Соціологія
Статистика
Техніка
Страхова справа
Товарознавство
Туризм
Філософія
Фінанси
Пошук