СХЕМНИХ РЕАЛІЗАЦІЯ КЕРУЮЧОЇ ПАМ'ЯТІ

У якості керуючої пам'яті зазвичай використовують постійні запам'ятовуючі пристрої. У керуючій пам'яті повинно зберігається шість 9-розрядних микрокоманд прошивки (див. Табл. 4.14). Покажемо для алгоритму 2, як в якості пристрою зберігання (а по суті справи, для формування) микрокоманд прошивки можна використовувати комбінаційну схему з трьома входами і дев'ятьма виходами, робота якої описується табл. 4.14.

Ілюстрація принципу розміщення мікрокоманд в осередках пам'яті

Мал. 4.31. Ілюстрація принципу розміщення мікрокоманд в осередках пам'яті

Скориставшись картами Карно (рис. 4.32), запишемо структурні формули для комбінаційної схеми

Схема, яка за цим структурним формулам, наведена на рис. 4.33. Вона має три адресних входу ad 0,

Карти Карно для комбінаційної схеми "пам'яті"

Мал. 4.32. Карти Карно для комбінаційної схеми "пам'яті"

Пам'ять для "зберігання" прошивки

Мал. 4.33. Пам'ять для "зберігання" прошивки

ad v ad 2, на які надходить модифікований адреса з БМУ. C виходукомбінаційної схеми знімаються 3-розрядний адреса (AD 0 , AD v AD 2 ), зазначений в полі адреси мікропрограми, сигнали перевірки логічних умов (П, UX 2, ПХ,) і микрокоманд (У ,, Y 2 , Y 3 ) .

СХЕМНИХ РЕАЛІЗАЦІЯ БМУ

Цей блок служить для модифікації 3-розрядної адреси, заданого в поле адреси мікрокоманд. До складу БМУ (рис. 4.34) входять лічильник, виконаний на трьох Г-тригерах і шести елементах І, а також логічний елемент ЗІ-АБО.

Кожен T-тригер має асинхронні входи S і R, призначені для попередньої його установки в потрібне стан. При S = I, R = 0 в тригер записується 1, при S = 0, R = 1 - 0, комбінація 5 = О, R = 0 відповідає режиму зберігання. Запис адреси AD 2 AD 1 AD 0 в лічильник здійснюється при тактових імпульсах ТИ = 1 (тактовий імпульс), коли відкриті всі логічні елементи І. Наприклад, якщо AD 0 = 1, то на асинхронні входи тригера T 0 надходять сигнали 5 = 1, Л = 0 і на його виході формується сигнал ad 0 = 1.

Блок мікропрограмного управління

Мал. 4.34. Блок мікропрограмного управління

Логічний елемент ЗІ-АБО формує вихідний сигнал за таким правилом:

(4.18)

Якщо з пам'яті зчитується мікрокоманда IIX1 або IIX2 перевірки логічного умови і значення X1 або X2, яке надходить з АП (див. Рис. 4.17), дорівнює одиниці, то адресний код на виході БМУ збільшується на одиницю:

(4.19)

Дійсно, якщо проводиться перевірка умови X1, тобто Π = I, ΠXj = I, IIX2 = 0, і з OA надійшов сигнал X1 = 1, то ТИ проходить на вихід елемента ЗІ-АБО згідно співвідношенню (4.18) і надходить на тактовий вхід тригера T 0 (тобто T = ТІ), збільшуючи на одиницю вміст лічильника. Аналогічний ефект досягається і при перевірці умови X2, тобто Π = I, IlX1 = О, ПХ2 = 1, коли надходить сигнал X2 = I.

В інших випадках ТИ через елемент ЗІ-АБО не проходить і занесений в лічильник адреса зберігається, тобто acLad.acL = AD 2 AD i AD 0.

Відзначимо, що схема БМУ не залежить від використовуваного алгоритму, тобто однакова для алгоритмів 1 і 2.

 
< Попер   ЗМІСТ   Наст >