НЕПОВНИЙ ОДНОРОЗРЯДНИХ СУМАТОР

Для побудови логічної схеми неповного суматора на підставі таблиці істинності складемо вираження для суми і перенесення в перший розряд:

Схема неповного суматора приведена на рис. 13.6, а. Отримані в результаті моделювання тимчасові діаграми (13.6, б) показують, що на часовому інтервалі Про отримуємо 0 + 0 = 00; на інтервалі 1-0 + 1 = 01; на інтервалі 2-1 + 0 = 01; на інтервалі 3-1 + 1 = 10 = 210, тобто наведена схема виконує операцію арифметичного додавання двох однорозрядних двійкових чисел:

ПОВНИЙ ОДНОРОЗРЯДНИХ СУМАТОР

Як показано в параграфі 4.1, повний однорозрядних суматор може бути складений з двох неповних однорозрядних суматорів (див. Рис. 4.3, в). На рис. 13.7, а наведена логічна схема

Карти Карно з оптимальною розміткою карт для кожного вихідного сигналу (а) і схема пристрою (б)

Мал. 13.5. Карти Карно з оптимальною розміткою карт для кожного вихідного сигналу (а) і схема пристрою (б)

повного однорозрядного суматора, побудована за цим способом. Як неповних однорозрядних суматорів використовувалася схема на рис. 13.6, а. Отримані в результаті моделювання тимчасові діаграми (рис. 13.7, б) показують, що для повного однорозрядного сумматора виконується операція арифметичного додавання трьох однорозрядних двійкових чисел:

(0 + Ь0 + 0 = 00 - інтервал 0, 0 + 0 + 1 = 01 інтервал 1. 0 + 1 + 0 = 01 - інтервал 2, 0 + 1 + 1 = 10 - інтервал 3, 1 + 0 + 0 = 01 - інтервал 1, 1 + 0 + 1 = 10 - інтервал 5, 1 + 1 + 0 = 01 - інтервал 6, 1 + 1 + 1 = 11 - інтервал 7).

Неповний однорозрядних суматор (а) і часові діаграми, що пояснюють принцип його роботи (б)

Мал. 13.6. Неповний однорозрядних суматор ( а ) і часові діаграми, що пояснюють принцип його роботи (б)

Повний однорозрядних суматор (а) і часові діаграми, що пояснюють принцип його роботи (б)

Мал. 13.7. Повний однорозрядних суматор (а) і часові діаграми, що пояснюють принцип його роботи (б)

При обробці цифрової інформації послідовних пристрої, володіючи пам'яттю, дозволяють зберігати результати операцій, виконаних комбінаційними пристроями. Нижче наведені результати схемотехнічного моделювання за допомогою пакета програм Micro-Logic II деяких схем тригерів, регістрів і лічильників, розглянутих в параграфах 3.7-3.9.

 
< Попер   ЗМІСТ   Наст >