ПОСЛІДОВНИЙ РЕГІСТР

На рис. 13.15 зображена схема 4-розрядного послідовного регістру (а) і часові діаграми (б) його роботи. Регістр містить:

  • • чотири D-тригера, з занесенням інформації по зрізу синхроимпульсов (при зміні логічного рівня з 1 в 0);
  • • три джерела сигналів, з яких використовується для запису і зчитування даних, - як даних X, - для формування сигналу скидання регістра.

У початковому стані (0-й такт) на асинхронні R-входи тригерів регістра надходить сигнал скидання , тому вихідні сигнали тригерів дорівнюють нулю.

На наступних чотирьох тактах по зрізу синхроимпульсов C в регістр заноситься 4-розрядний операнд , що надійшов з боку входу X. На 5-му такті регістр зберігає занесений операнд. На тактах з 6-го по 9-й здійснюється зчитування содержімогорегістра. Першим на 6-му такті залишає регістр біт , його місце займає біт Y = Q 2 = 0 і т.д. Останнім на 9-му такті залишає регістр біт Q 0 = 1, що зберігається в першому тригері.

Схема 4-розрядного послідовного регістру на D-тригерах (а) і часові діаграми (б), що пояснюють принцип його роботи

Мал. 13.15. Схема 4-розрядного послідовного регістру на D-тригерах (а) і часові діаграми (б), що пояснюють принцип його роботи

ПАРАЛЕЛЬНО-ПОСЛІДОВНИЙ РЕГІСТР

На рис. 13.16 зображена схема 3-розрядного регістра (о) і тимчасові діаграми (б), що пояснюють принцип його роботи. Регістр складається з трьох ідентичних частин, кожна з яких містить:

  • JK -тригер з асинхронними R- і 5-входами для попередньої установки;
  • • два логічних елемента 2И, підключених до асинхронним входів за відомою схемою D-тригера.

На перший тригер постійно подані сигнали J = О, K = 1, щоб при зчитуванні інформації з регістра в тригери записати нульові сигнали. Прямий і інверсний виходи першого і другого тригерів підключені до J- і Х-входів другого і третього тригерів. Прямий вихід третього тригера утворює вихід Y регістра. Вхідні сигнали X0, X1, X2 і сигнал запису C1 подаються на входи логічних елементів, сигнал зчитування C2 - на С-входи тригерів. Для запису даних використовуються асинхронні входи тригерів. Зчитування здійснюється через інформаційні J- і X-входи.

У початковому стані при C 1 = C 2 = 0:

  • • на входи тригерів поданий 3-розрядний OnepaHflX2X1X0 = = 101;
  • • тригери перебувають у невизначеному стані, сигнали Q0-Q2 можуть приймати будь-які значення.

Схема 3-розрядного паралельно-послідовного регістра на JK-тригерах (а) і часові діаграми (б), що пояснюють принцип його роботи

Мал. 13.16. Схема 3-розрядного паралельно-послідовного регістра на JK -тригер ( а ) і часові діаграми (б), що пояснюють принцип його роботи

На 1-му такті подається стрибає записи C 1 = 1 і по його фронту в тригери записуються вхідні дані Q 2 Q i Q 0 = 101. На 2-му такті (при C 1 = C 2 = 0) стан регістра відповідає режиму зберігання . На 3-му, 5-м і 7-м тактах здійснюється зчитування вмісту регістру по зрізу імпульсів C 2 = 1. Першим на 4-му такті залишає регістр біт Y = Q 2 = 1, його місце займає біт Y = Q1 = 0 і т.д. Останнім на 8-му такті залишає регістр біт Q0 = 1, що зберігається в першому тригері. Тригери регістра встановлюються в стан Q0 = Q1 = Q2 = 0.

 
< Попер   ЗМІСТ   Наст >