ПОСЛІДОВНО-ПАРАЛЕЛЬНИЙ РЕГІСТР

На рис. 13.17 зображена схема 3-розрядного послідовно-паралельного регістра ( а ) і часові діаграми (б). Регістр містить:

Схема 3-розрядного последовательнопараллельного регістра на JK-тригерах (а) і часові діаграми (б), що пояснюють принцип його роботи

Мал. 13.17. Схема 3-розрядного последовательнопараллельного регістра на JK -тригер (а) і часові діаграми (б), що пояснюють принцип його роботи

  • • три JK -тригер з асинхронними R- і S-входами, використовуваними для скидання тригерів регістра. Прямий і інверсний виходи першого і другого тригерів підключені до J- і K -вхід другого і третього тригерів. Запис здійснюється по зрізу синхроимпульсов C1, що подаються на С-вхід тригерів;
  • • три логічних елемента 2И, призначених для зчитування інформації з реєстру. Один їх входів кожного логічного елемента підключений до прямого виходу тригера, інший вхід - до джерела сигналів зчитування C2;
  • • інвертор, який використовується для побудови D-тригера на першому JK -тригер;
  • • чотири джерела сигналів, з яких D01 і D02 використовуються для запису і зчитування даних, D03 - для формування сигналу R = 0 скидання регістра, D04 - як даних X.

У початковому стані на тригери поданий сигнал скидання R = 0, Cl = C 2 = 0, сигнали на виходах тригерів і регістра рівні 0.

На 1-му, 2-му і 3-му тактах по зрізу синхроимпульсов C1 в тригери записуються вхідні дані Q 2 Q 1 Q 0 = 101, що надходять з боку входу X. На 4-му такті (при C1 = C2 = 0) стан регістра відповідає режиму зберігання. На 5-му такті подається стрибає читання C 2 = 1 і дані з'являються на виході регістра: Y 2 Y 1 Y 0 = 101. Після закінчення стрибає (6-й такт) вихідні сигнали регістру приймають значення, рівні нулю.

 
< Попер   ЗМІСТ   Наст >