МОДЕЛЮВАННЯ ПРОЦЕСОРНОГО ПРИСТРОЮ ДЛЯ МНОЖЕННЯ ДВІЙКОВИХ ЧИСЕЛ

У параграфі 4.4 розглянуто загальні принципи побудови процесорних пристроїв, складена логічна схема операційного автомата для множення двійкових чисел (див. Рис. 4.23), а також схеми керуючих автоматів зі схемної (див. Рис. 4.26 і 4.28) і програмованої (див. Рис. 4.29, 4.33 і 4.34) логікою. Мета цього параграфа - засобами пакету програм Micro-Logic II побудувати окремі вузли і процесорний пристрій в цілому, провести перевірку їх працездатності і виявити особливості функціонування. У параграфі 4.4 розглянуто два алгоритму (див. Рис. 4.25) процессорной реалізації операції множення. Для моделювання вибрано процесорний пристрій з множенням по алгоритму 2.

Операційний автомат для множення двійкових чисел

Схемні особливості операційного автомата

Схема операційного автомата (рис. 13.23, а) побудована за допомогою бібліотечних елементів Micro-Logic II по принципам, викладеним у параграфі 4.1, і на відміну від схеми на рис. 4.23 містить ланцюга тактирования (СІ) і пускового імпульсу (ПІ).

До складу операційного автомата входять:

  • регістри RG 2 і RG 3 для зберігання часткових творів, в якості яких використовуються мікросхеми чотирирозрядний регістра К155ІР1 (бібліотечні макроелементи 95). Вихід P4 молодшого розряду регістра RG 3 з'єднаний з послідовним входом регістра RG 2. Тому RG 3 і RG 2 утворюють 8-розрядний зсувний регістр, з виходів P7, ..., P0 якого знімаються часткові твори і остаточний результат (твір). На паралельні входи даних B 3 , B 2 , B v B 0 регістра RG 2 подано множник В = 0101. Молодший розряд P0 регістра RG 2 використовується в якості логічного умови X1. Паралельні входи регістра RG 3 підключені до виходів чотирьох логічних елементів І. На послідовний вхід RG 3 подано 0;
  • віднімає лічильник СТ, виконаний на мікросхемі К155ІЕ 7 (бібліотечний макроелемент 193). На входи даних D 3 , D 2 , D v D 0 лічильника СТ поданий операнд 0100 (число 4) для фіксації закінчення операції множення, на вхід скидання R - рівень логічного 0 (лічильник готовий до роботи). Для формування логічного умови X2 = 1 про закінчення операції множення (на виходах лічильника нульові сигнали) використовується елемент ЗІЛи-НЕ;
  • акумулятор SUM, зібраний по послідовній схемі з чотирьох однорозрядних повних суматорів (бібліотечний макроелемент SM SC). На входи A y A 2 , A v A 0 сумматора SUM подається множимое А = 0111. Чотири інших входу суматора з'єднані з виходами P v P 0 , P 5 , P 4 регістра RG 3, а виходи суматора - з входами логічних елементів І;
  • логічні елементи, призначені для забезпечення нормальної роботи операційного автомата;
  • генератори сигналів D 0i - D 05 для формування пускового імпульсу (ПІ), синхроимпульсов (СІ) і послідовності мікрокоманд У ,, Y 2, F3, необхідної для перемноження довічних чотирирозрядний чисел 0111 і 0101.

Схема операційного автомата для множення двійкових чисел (а) і часові діаграми, що пояснюють принцип його роботи (б)

Мал. 13.23. Схема операційного автомата для множення двійкових чисел (а) і часові діаграми, що пояснюють принцип його роботи (б)

Регістр RG i (див. Рис. 4.22), в якому постійно зберігається множимое А = A 3 A 2 A i A 0 = 0111, в наведену на рис. 13.23, а схему не включений, так як розряди A 3 = 0, A2 = I1A1 = IjA0 = I множимо безпосередньо подаються на входи суматора SUM.

Таким чином, на входи A3, A2, A1, A0 суматора подається множимое А = 0111; на паралельні входи даних B 3 , B v B i , B 0 регістра RG 2 - операнд В = 0101, а на послідовний вхід - логічний 0; на входи даних D 3 , D 2 , D v D 0 лічильника СТ - операнд 0100 (число 4), на вхід скидання R - логічний 0.

 
< Попер   ЗМІСТ   Наст >