КЕРУЮЧИЙ АВТОМАТ З ПРОГРАМОВАНОЇ ЛОГІКОЮ (УАПЛ)

Призначення і склад УАПЛ

Керуючий автомат повинен сформувати необхідну для операційного автомата послідовність мікрокоманд F1, F2, F3 на підставі сигналів X1, X2 логічних умов, що надходять з операційного автомата. До його складу входять вузол пам'яті (у вигляді комбінаційної схеми - см. Рис. 4.33) і блок мікропрограмного управління (БМУ - см. Рис. 4.34), які докладно розглянуті в параграфі 4.4. Наведемо схемні особливості цих вузлів, виконаних засобами Micro-Logic II для моделювання процесів в УАПЛ, і результати перевірки їх функціонування.

Вузол пам'яті

Для розглянутого операційного автомата в пам'яті повинно зберігатися шість мікрокоманд. Крім 3-розрядної адреси кожна мікрокоманда прошивки містить 3-розрядне поле умов переходу і 3-розрядне поле микрокоманд для управління операційним автоматом. Таким чином, необхідно зберігати шість 9-розрядних микрокоманд.

Модельована схема зображена на рис. 13.25, а й відрізняється від схеми, наведеної на рис. 4.33, наявністю двох

Пам'ять прошивки у вигляді комбінаційної схеми (а) і часові діаграми, що пояснюють принцип її роботи (б)

Мал. 13.25. Пам'ять прошивки у вигляді комбінаційної схеми (а) і часові діаграми, що пояснюють принцип її роботи (б)

буферів в ланцюгах ΠXt і ILX2. Схема має три адресних входу AD 0 ', AD', AD 2 ', на які надходить модифікований адреса з блоку мікропрограмного управління. C її виходу знімається 9-розрядна мікрокоманда прошивки (див. Табл. 4.14 - алгоритм 2), що містить трьохрозрядний адреса (AD0, AD1, AD2), зазначений в мікропрограмі, сигнали перевірки логічних умов (Π, ПХ2, IlX1) і микрокоманд (Y1 , Y2, Y3).

Перевірка працездатності комбінаційної схеми полягає в подачі на її вхід 3-розрядних адрес AD2 ', AD1', AD0 'і отриманні на виході 9-розрядних даних. Перевірка показала, що вузол пам'яті виконує свої функції, так як вихідні дані збігаються з мікрокомандами прошивки, наведеними в табл. 4.14 (алгоритм 2). Наприклад, з рис. 13.25, б ясно, що на інтервалі 3 на вхід схеми подається адресний код AD 2 AD il AD 0 '= 010, а з виходу знімаються 9-розрядні дані 100101000, які збігаються з рядком 3 для МКЗ табл. 4.14. Відзначимо, що інтервали 4, 7 і 8 не слід брати до уваги, оскільки вони відображають осередки пам'яті, що не містять микрокоманд.

У схемі блоку мікропрограмного управління (рис. 13.26, а) T-тригери виконані на JK -тригер, а для

Блок мікропрограмного управління (а) і часові діаграми, що пояснюють принцип його роботи (б)

Мал. 13.26. Блок мікропрограмного управління (а) і часові діаграми, що пояснюють принцип його роботи (б)

нормального функціонування блоку введені елементи затримки D 20 і три D-тригера. У БМУ можна виділити три адресних каналу і вузол управління. Кожен адресний канал містить:

  • • JK-тригер з асинхронними RS- входами для завантаження розрядів (AD0, AD1, AD2) адреси;
  • • два елементи 2И-НЕ, керованих синхроімпульсами СІ. При СІ = 0 логічні елементи відкриті і розряди адреси заносяться в JK -тригер; при СІ = 1 JK -тригер перекладається в рахунковий режим, так як S = R 1 = і J = K 1? =
  • • D-тригер для тимчасового зберігання розряду адреси.

Вузол управління складається з логічних елементів 2І-2І- АБО і ЗІ. При СІ = I, П = 1 він виробляє сигнал T = 1, якщо виконується одна з умов IlX1 ■ X1 = 1 або IIX1 ∙ X2 = 1, де П - сигнал, який ініціює перевірку логічних умов; IIX1, ПХ2 - поодинокі сигнали, що вказують з якого умові відбувається перевірка; X1, X2 - сигнали, що інформують про виконання або невиконання логічних умов (надходять з операційного автомата). Для простоти на рис. 13.26, а відображена тільки перевірка логічного умови X1, тому на виходи нижньої схеми І логічного елемента 2І-АБО подані нульові сигнали.

Якщо формується сигнал T = 1, то вміст лічильника, складеного з JK -тригер, збільшується на 1, отже, відбувається модифікація адреси.

До вузла управління можна віднести два інвертора і елементи затримки D20, що забезпечують роботу лічильника на JK- тригерах і завантаження D-тригерів з необхідною затримкою.

При перевірці функціонування БМУ на його входи подавався постійний адресний код AD2AD1AD0 = 011, відповідний мікрокоманді перевірки логічного умови X1. Розглядалося 8 комбінацій сигналів Π, HX1, X1, при цьому сигнал П = 1 на інтервалах 0-8 і П = 0 на інтервалах 9-18. В результаті перевірки виявлено, що при комбінації Π = IIX1 = X. = 1 вихідний адресу AD 2 AD i AD 0 = AD2AD1AD0 + 1 = 0100. При всіх інших комбінаціях вхідних адресний код залишався незмінним, тобто AD 2 AD i AD 0 = AD2AD1AD0 + 1 = 011.

 
< Попер   ЗМІСТ   Наст >